Ledigt jobb: Hårdvarukonstruktör

Avaron AB är en växande konsultbyrå som fokuserar på teknik, finans och affärsstöd. Vi matchar din kompetens med marknadens mest intressanta uppdrag och erbjuder en plattform där din professionella utveckling står i centrum.

Vi söker en Senior ASIC Designer som ska ta tekniskt ägarskap i avancerad ASIC/SoC-utveckling. Du kommer att arbeta från specifikation och arkitektur till tape-out och bring-up, och samarbeta nära med design-, verifierings-, fysisk design-, firmware- och mjukvaruteam. Miljön är praktisk och ingenjörsdriven, med fokus på prestanda, kvalitet och pålitlig leverans.

• Äga och leverera ASIC/SoC-block och delsystem från specifikation till tape-out och bring-up
• Definiera mikroarkitektur och skriva/underhålla design specifikationer och gränssnittskontroll dokumentation (ICDs)
• Designa och implementera RTL i Verilog/SystemVerilog
• Samarbeta med verifieringsteam kring testplanering, påståenden och täckning
• Arbeta med syntes och timing closure, inklusive begränsningar (SDC) och analys i PrimeTime
• Vägleda och samordna med fysiska designteam angående golvplanering, trängsel och timingvägar
• Utföra chip-nivå integrationsarbete, inklusive gränssnitt och protokoll (t.ex. AXI, PCIe, Ethernet)
• Bidra till kraft/prestanda/area (PPA) avvägningar och lågströmsdesignmetoder (t.ex. kraftdomäner, klockgating, DVFS)
• Stötta samarbetet med DFT-team kring scan/MBIST/gränssnittsscan ämnen
• Bygga och använda modeller för systemnivå eller prestandautvärdering (t.ex. Python, C/C++, SystemC)
• Automatisera design- och flödesuppgifter med hjälp av skript
• Mentorera ingenjörer och granska designer för att säkerställa kvalitet och konsekvens

• 8–15+ års erfarenhet av ASIC/SoC-design och utveckling
• Bevisad ägarskap av flera ASIC-projekt från specifikation till tape-out och bring-up
• Expertkunskaper i Verilog/SystemVerilog för RTL-design
• Erfarenhet av att utveckla mikroarkitekturspecifikationer för komplexa delsystem
• Förståelse för klockor, återställningar, kraftdomäner, FSM:er, pipelining och parallellism
• Arbetande kunskap om funktionella verifieringsmetoder (SystemVerilog, UVM)
• Kännedom om simulatorer som VCS, Questa eller ModelSim
• Praktisk erfarenhet av syntesverktyg som Synopsys Design Compiler eller Cadence Genus
• Förmåga att definiera timingbegränsningar (SDC) och driva timing closure med PrimeTime
• Erfarenhet av att producera arkitektoniska specifikationer, ICD:er och designguider
• Kännedom om lågströmskoncept och standarder som UPF/CPF, klockgating, kraftdomäner och DVFS
• Kännedom om DFT-tekniker som scan-kedjor, MBIST och gränssnittsscan
• Erfarenhet av prestandamodellering med Python, C/C++ eller SystemC
• Kunskaper i Python, Perl eller Tcl för skript och automation

• Kännedom om hög-nivå syntes (HLS) flöden
• Kunskap om AI/ML-acceleratorer, nätverk eller videoprocesseringspipelines
• Erfarenhet av multi-die (chiplet) integration och 2.5D/3D förpackning
• Förståelse för säkerhetsarkitekturer, krypteringsmoduler eller hårdvaru-IP-skydd
• Bakgrund inom post-silicium validering, labbbring-up eller FPGA-prototyping
• Exponering för inbäddad firmware/mjukvara, drivrutiner eller hårdvaru-mjukvaru samdesign

Urval görs löpande, så vi rekommenderar att du ansöker så snart som möjligt.